Verilator 4.040 发布,高性能 Verilog HDL 模拟器
Verilator 4.040 发布了。Verilator 是一个高性能 Verilog HDL 模拟器与 lint 系统,它不会简单地将 Verilog HDL 转换为 C++ 或 SystemC。Verilator 不会简单地将 Verilog HDL 转换为 C++ 或 SystemC。Verilator 不仅可以翻译,还可以将代码编译为速度更快的优化与可选的线程分区模型,同时这些模型封装在 C++/SystemC/Python 模块中。 经过编译的 Verilog 模型,即使在单线程上执行的速度也比独立 SystemC 快 10 倍以上,并且在单线程上的执行速度比诸如 Icarus Verilog 之类的解释 Verilog 模拟器快 100 倍。多线程可能还会使速度提高 2-10 倍(在解释型模拟器上总共可以提高 200-1000 倍)。 此版本主要更新内容: 4.040 版本是计划中最后一个支持C++11 以前的编译器的版本,建议移至 C++ 11 或更高版本的编译器。 其他 修复4.038 版本中被破坏的阵列接口 支持$stable、$rose 和 $fell 支持简单的...