Verilator 4.040 发布，高性能 Verilog HDL 模拟器-低调大师

Verilator 4.040 发布，高性能 Verilog HDL 模拟器

2020-08-16 1094

Verilator 4.040 发布了。Verilator 是一个高性能 Verilog HDL 模拟器与 lint 系统，它不会简单地将 Verilog HDL 转换为 C++ 或 SystemC。Verilator 不会简单地将 Verilog HDL 转换为 C++ 或 SystemC。Verilator 不仅可以翻译，还可以将代码编译为速度更快的优化与可选的线程分区模型，同时这些模型封装在 C++/SystemC/Python 模块中。

经过编译的 Verilog 模型，即使在单线程上执行的速度也比独立 SystemC 快 10 倍以上，并且在单线程上的执行速度比诸如 Icarus Verilog 之类的解释 Verilog 模拟器快 100 倍。多线程可能还会使速度提高 2-10 倍（在解释型模拟器上总共可以提高 200-1000 倍）。

此版本主要更新内容：

4.040 版本是计划中最后一个支持 C++11 以前的编译器的版本，建议移至 C++ 11 或更高版本的编译器。

其他

修复 4.038 版本中被破坏的阵列接口
支持 $stable、$rose 和 $fell
支持简单的函数 localparams
修复 protect lib VCS 告警
修复组合不同宽度的参数问题
修复没有顺序逻辑的 protect-lib
修复 V3Unknown 的问题
修复非 32 位转换为 float 的问题
修复强制转换非自定义子表达式的问题
修复 SystemC 网络名称

更新说明：https://github.com/verilator/verilator-announce/issues/36

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原文链接：https://www.oschina.net/news/117956/verilator-4-040-released

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